Un equipo de investigación ha diseñado un sumador completo reversible de baja área y bajo consumo basado en un multiplexor de dos transistores, orientado a operaciones de suma de imágenes en hardware. El circuito busca resolver uno de los cuellos de botella clásicos de la computación reversible: la tensión inevitable entre la lógica reversible, que en principio no disipa energía al borrar información, y el coste real en número de transistores, área de silicio y retardo que suelen arrastrar las implementaciones propuestas hasta ahora.

La motivación del trabajo es la suma de imágenes, una operación elemental pero intensiva en procesadores de visión artificial y en sistemas embebidos con presupuesto energético ajustado. En ese contexto, cada milivatio y cada micrómetro cuadrado cuentan, por lo que una arquitectura de sumador que combine reversibilidad con una huella mínima resulta atractiva para futuros aceleradores de bajo consumo.

El elemento central del diseño es un multiplexor construido con solo dos transistores, que actúa como bloque básico para generar las funciones lógicas necesarias del sumador completo sin recurrir a las estructuras convencionales más pesadas. Esa simplificación reduce el recuento total de componentes y, con ello, el área ocupada y la potencia disipada, manteniendo al mismo tiempo la reversibilidad del circuito, es decir, la posibilidad de reconstruir las entradas a partir de las salidas sin pérdida de información.

La relevancia del resultado es doble. Por un lado, aporta un bloque de construcción reutilizable para diseñadores de circuitos reversibles que buscan eficiencia sin renunciar a la teoría. Por otro, abre la puerta a aplicaciones concretas en procesado de imagen embebido, donde la suma de matrices de píxeles es una de las operaciones dominantes. El trabajo se inscribe en la línea de investigación que explora cómo llevar las ventajas teóricas de la computación reversible a implementaciones prácticas en tecnologías CMOS convencionales.